解析半導體工藝節點的演進 尋找摩爾定律的曙光

01 摩爾定律下的工藝節點的形成

1958年，美國德州儀器公司的工程師傑克·基爾比製成了世界上第一片集成電路，1962年，德州儀器公司建成世界上第一條商業化集成電路生產線。此後，在市場需求的驅動下，集成電路發展成為一個龐大的產業，從小規模集成電路（SSI）到中規模集成電路（MSI）、再到大規模集成電路（LSI），一直到現在的超大規模集成電路（VLSI）。集成度被看作是描述集成電路工藝先進程度的一個重要指標，通常用晶體管數目來表示集成度高低，一個晶元里含有的晶體管數目越多，晶元的功能也就越強。因此，集成電路的規模反映了集成電路的先進程度。

集成度的提高，不僅意味著單個晶體管的尺寸縮小了，同時也意味著採用了更加先進的製造工藝，因為晶體管尺寸與製造工藝之間有著密切的聯繫。可以說，集成電路技術的發展過程，就是把晶體管尺寸做得越來越小的過程。九十年代的大規模集成電路普遍採用的是微米級工藝，筆者在上世紀90年代初做設計時就是採用5微米和3微米標準單元庫，這也是那個年代的主流工藝（晶圓尺寸是3英寸和4英寸）。二十多年過去了，現在已經發展到納米級工藝了，中芯國際去年實現量產的28納米工藝，比起3微米工藝，尺寸縮小了100多倍。

這些工藝演進的背後，是更多金錢的投入。因為更小的尺寸意味著對設計和製造設備以及晶元材料等都有更為苛刻的要求，為了克服技術門檻，晶元企業每年需要投入數億、數十億美元的研發經費，不知有多少世界一流的科學家和工程師都參與了這一耗資巨大的晶元微縮化工程。

那麼5微米、3微米、以及90納米、28納米等等這些「節點」是怎樣形成的呢？可以說這是描述摩爾定律進程的一個指標。摩爾定律說，半導體晶元每一年半（後來改為兩年），其集成度翻一番，並伴隨著性能的增長和成本的下降。怎樣描述這個集成度呢？這就有了工藝「節點」的說法。即工藝節點數值越小，表徵晶元的集成度就越高。這些數值也被《國際半導體技術藍圖（ITRS）》用來劃分半導體工藝的階段（也稱工藝代），或描述晶元的先進性。

這裡有必要解釋這些數值表示的是什麼尺寸。例如28nm工藝，這裡的28nm是指晶體管柵極的最小線寬（柵寬）。實際設計中除了柵極，其他的設計尺寸一般都大於工藝節點的尺寸，例如晶體管之間的金屬連線寬度、有源區寬度等。

▲ 圖一 與非門、或門的版圖

圖一是個例子。在這個與非門和或非門的版圖裡，白的是襯底層，紅的是多晶硅層，藍的是金屬層。這其中只有紅的多晶硅柵極的最小線寬是可以達到28nm的，其他一切尺寸都是要大於28nm。具體各層線寬的最小值需要看該工藝的設計規則（Design Rull）。

為什麼用柵極線寬而不是其他的線寬來表徵工藝節點，這是因為柵極寬度一般是整個設計中最重要的參數。在CMOS電路中，MOS晶體管最主要的功能就是通過柵極控制源漏之間的電流。這個電流受很多因素影響，例如晶體管遷移率、絕緣層電容，還有各種效應等，這些都與半導體工藝有關，工藝定了設計很難改變。一般情況下唯一可以設計的參數就是溝道寬長比，溝道寬長比就是晶體管柵極的長寬比（長溝器件可以直接近似，短溝器件要加修正項）。也就是說在電壓一樣的情況下，柵極越寬，溝道就越長，源漏電流就越小。

所以在設計中，溝道越短，意味著晶體管的尺寸越小，單位面積可以存放的晶體管數量就越多，晶元集成度就越高；換一種說法是設計出來的晶元面積就越小，晶元的價格就越便宜。當然這是在只考慮生產成本，不考慮NRE費用的前提下。

▲ 圖二 NVIDIA GTX580（40nm工藝） 與 GTX680（28nm工藝）的對比

從圖二，我們看到Geforce GTX 680雖然晶體管數目比GTX 580多，但是晶元面積卻只有後者的一半多一點，這就是從40nm製程工藝進化到28nm的好處。

有一個例外是DRAM 電路，在DRAM存儲單元中，該特徵尺寸不是指柵寬，而是指金屬連線所允許的最小間距的一半。概括來說，它描述了該工藝代下加工尺寸的精確度。它並非一定指半導體器件中某一具體結構的特徵尺寸，而是一類可以反映出加工精度的尺寸的平均值。它最直觀地反映出：集成電路通過微電子製造工藝加工生產能達到更大的集成密度。

02 工藝節點進步可帶來功耗進一步減少

工藝節點的進步也帶來了理論上功耗的降低。因為晶體管縮小可以降低單個晶體管的功耗，因為按照等比例縮小的規則，柵壓（Vds）會減小，柵壓減小會降低整體晶元的供電電壓，進而降低功耗。

但是從物理原理上說，隨著工藝節點的進步晶元的單位面積功耗並不跟著降低。因此這成為了晶體管縮小的一個嚴重障礙，因為理論上的計算是理想情況，實際上，晶元的功耗會隨著集成度的提高而提高。在2000年左右的時候，人們已經預測，根據摩爾定律的發展（晶體管）繼續縮小下去，假如沒有什麼技術進步的話，10多年後，其功耗密度可以達到火箭發動機的水平，這樣的晶元是不可能正常工作的。即使達不到這個水平，溫度太高也會影響晶體管的性能。

事實上，業界現在也沒有找到真正徹底解決晶體管功耗問題的方案，現在的做法是一方面降低電壓（功耗與電壓的平方成正比），一方面不再追求時鐘頻率。因此在2005年以後，CPU頻率不再增長，性能的提升主要依靠多核架構。這個被稱作「功耗牆」。「功耗牆」的存在使得晶體管的縮小不能再任意下去。

03 半導體製造對工藝節點的影響

在微米時代，工藝節點可以看作是與晶體管的柵寬（溝道長度）划等號。工藝節點的數字越小，溝道長度也越小，晶體管的尺寸也越小。但是在22nm節點之後，情況有了變化。晶體管的實際尺寸，或者說溝道的實際長度，不一定與這個節點相等。比方說，英特爾的14nm工藝的晶體管，溝道長度其實是20nm。這是為什麼呢？

這要從硅原子談起。硅原子直徑是納米級的，硅原子半徑為110皮米，也就是0.11納米，直徑0.22nm。如果把晶體管的溝道縮小到10nm，就意味著大約是45個硅原子排在一起的長度（不考慮原子間距的情況下），這時在經典物理理論下的晶體管的電流模型已不再適用。用經典的電流理論計算電子的傳輸，電子在分佈確定之後，仍然被當作一個粒子來對待，而不考慮它的量子效應。因為尺寸大不需要。但是越小就不行了，就需要考慮它的各種複雜的物理效應。

其次，一種叫做「短溝道效應」的現象也會對晶體管的性能帶來影響，「短溝道效應」帶來的直接損害是柵極電壓不能有效關閉晶體管，導致漏電流產生，浪費大量功耗。這部分漏電不能小看，「短溝道效應」引起的這部分漏電流導致的能耗，可以佔到總能耗的一半。

另一個製造工藝的極限是由製造設備帶來的，具體來說就是光刻機的解析度制約。光刻機的解析度與光源有關係，光源的聚焦性能越好，解析度越高，能夠刻出的線條就越細。在250nm工藝以前的光刻工藝使用的是汞燈光源，為了提高解析度，從180nm開始採用波長為248nm的KrF激光作為曝光光源，130nm和90nm工藝採用波長為193nm的ArF激光光源，從65nm工藝開始採用波長更短的激光光源。

我們知道，談起光的使用都有一個本質的問題，就是衍射，光刻機也不例外。任何一台光刻機所能刻制的最小尺寸，基本上與它所用的光源的波長成正比。波長越小，尺寸也就越小。目前的主流生產工藝採用的是荷蘭艾斯摩爾生產的步進式光刻機，所使用的光源是193nm的氟化氬(ArF)，被用於最精細的尺寸的光刻步驟。與目前已量產的最小晶體管尺寸20nm (14nm 工藝節點)相比，已經有了10倍以上的差距。

怎麼克服光的衍射效應？業界十多年來投入了巨資，先後開發了各種先進光刻技術，諸如浸入式光刻（把光程放在某種液體里，光的折射率更高，而最小尺寸反比於折射率）、相位掩模（通過180度反向的方式來讓產生的衍射互相抵消，提高精確度），等等，這些技術一直撐到了60nm以來的所有工藝節點的進步。為何不用更小波長的光源呢？答案是工藝上難度很大。高端光刻機的光源，一直是世界級的工業難題。

以上介紹的主流光刻技術是深紫外曝光技術(DUV)。業界普遍認為，到了7nm工藝節點就是它的極限。下一代技術是被稱為極紫外(EUV)的光刻技術，其光源降到了13nm。這個技術也帶來了其他的一系列難題，例如沒有合適的介質可以用來折射光，構成必要的光路，因此這個技術裡面的光學設計全部是反射。在如此高的精度下，設計如此複雜的反射光路，難度之大可想而知。

最後一點，隨著工藝節點的特徵尺寸越來越小，柵極和有源區（D/S）之間的絕緣層也會越來越薄，會導致很容易被電壓擊穿。所以溝道越短越好是針對數字電路而言，對模擬電路來說目前0.13um、0.15um、0.18um工藝製程是足夠用了。

04 工藝節點的演進

半導體工藝的進步是跳躍式的發展過程，而非漸進的過程。為了描述未來晶元的發展細節，IRTS引入了工藝節點的概念，並將之定義為「在工藝中實現重大進步」，或者說「每節點實現大約0.7倍的縮小」或「每兩個節點實現0.5倍的縮小」。根據這一定義，下一代的工藝節點可用此前的節點數據推算出來。

但是各個廠家真正的工藝節點發展和規劃的不一定是完全一致的，有時候晶元廠商為了確保實現製造工藝的平穩過渡，會生產「半節點」產品。例如，在從90nm工藝轉入65nm的過程中，可能出現78nm的半節點產品或70nm的「准65nm」產品，等到技術成熟以後再真正進入新的工藝節點。所以，除了130nm、90nm、65nm、45nm等節點的工藝技術，市場上出現120nm、110nm、80nm、70nm等不符合0.7倍的工藝節點也是常見的。

在工廠上線新的工藝節點（工藝代）后，意味著原先工藝代的產品會降價，同時同類產品的性能將躍遷入一個新的層次。這就是我們稱之的「摩爾定律」現象。由於微電子製程技術主要依賴「光刻」技術，而光刻的解析度是有極限的，這也意味著，當工藝節點進一步推進、尺寸進一步縮小時，也不得不思考未來加工工藝的發展方向和具體技術上的實現辦法。可以說，決定這種工藝節點演進速度快慢的目前主要是「光刻」技術。

05 為什麼7nm工藝節點被看作是一個轉折點？

7納米工藝目前被看作是摩爾定律下的半導體工藝一個轉折點。在全世界眾多半導體製造商里，目前能夠達到這個高度的廠家真不多。從現有資料來看，只有Intel、台積電、格羅方德、三星發布了7納米量產計劃。為什麼7nm被看作是一個「轉折點」，因為7nm工藝標誌著大家期待已久的EUV技術將正式導入，逐漸取代傳統光學曝光技術。

EUV極紫外光刻（Extreme Ultraviolet Lithography）技術，通常稱作EUV光刻。 EUV光刻採用波長為10-14納米的極紫外光作為光源，可使曝光波長一下子降到13.5nm, 它能夠把光刻技術擴展到32nm以下的特徵尺寸。

光刻技術是現代集成電路設計上一個最大的瓶頸。CPU使用的45nm、32nm工藝都是由193nm液浸式光刻系統來實現的，但是由於受到波長的影響在這個技術上再有所突破是十分困難的，但是如採用 EUV光刻技術就會很好的解決此問題，很可能會使該領域帶來一次飛躍。

但是涉及到生產成本問題，由於193nm光刻是目前能力最強且最成熟的技術，能夠滿足精確度和成本要求，所以其工藝的延伸性非常強，很難被取代。因而在2011年後的一段時期內，22/20nm節點主要幾家晶元廠商也將繼續使用基於193nm液浸式光刻系統的雙重成像（double patterning）技術。

目前幾家準備上7nm的半導體廠商都在積極備戰EUM光刻技術。台積電預期2019年將在第二代的7納米製程上導入EUV技術， 格羅方德認為2019年導入EUV算是樂觀，預期2020年機會較大。三星對於EUV技術進度相對樂觀，期望在2018年導入EUV技術在7納米製程世代上。電路線寬7納米的物理長度是10億分之1米，通過EUV極紫外光刻技術的7nm工藝節點技術生產的晶元產品，成本競爭力和性能都將大大超過原產品。

06 結語：促進工藝節點演進的最後一道曙光

現在工藝節點的現狀是，摩爾定律逐漸放緩。22nm是2010左右出來的，到了今天， 工藝節點的演進才即將進入到10nm以下。去年ITRS宣布不再制定新的技術路線圖，說明權威的國際半導體機構已經不認為摩爾定律的縮小可以繼續下去了。同時，半導體產業的發展也到了一個轉折點，對幾家大製造商而言，進入7納米工藝代已經是箭在弦上。EUV光刻技術將以一個全新的技術登場，這也許是促進工藝節點演進的最後一道曙光。

除此而外，最近意法半導體推出的FDSOI技術號稱可以將SoC晶元微細化做到10nm工藝，而無需3D晶體管，據說在成本和性能方面都優於FinFET結構。還有學術界五花八門的各種新材料新技術，石墨烯晶體管，隧穿晶體管，負電容效應晶體管，碳納米管，等等。這些我們都可以看作是拯救摩爾定律的組合拳。

任何一個新技術都會帶來風險，摩爾定律也在面臨巨大挑戰， 我們無法預測「后摩爾定律」時代的半導體產業會怎樣發展？但是如果新技術能夠確保摩爾定律繼續走下去，我們就能有效地避免半導體產業整體下滑。這些新技術組合拳勢必會讓摩爾定律下的工藝節點演進繼續走下去。「溯洄從之，道阻且長。」對於今天的半導體產業來說，這句話同樣適用。新材料的應用、新技術的研發註定不會停止，這或許是我們對這個產業仍舊保持足夠信心的理由。