Zi 字媒體

梁 超1，2（1.哈爾濱工業大學 航天學院，黑龍江 哈爾濱150001；2.恩智浦半導體蘇州研發中心，江蘇 蘇州215011）摘 要： 混合信號驗證在當前SoC設計中的作用越來越重要, 被稱為晶元流片以前的健康體檢, 可以有效避免晶元二次流片。結果證實大部分晶元的問題可以通過合適的混合信號驗證方法發現。當前混合信號驗證的主要挑戰包括行為級模型建模、晶體管級模擬速度、低功耗驗證等，介紹了微控制器晶元KW41中使用的一整套混合信號驗證方法， 包括使用電路模型產生器生成wreal模型， 混合模式數模混合信號模擬，模擬電路斷言和電路檢測幫助實現自動化檢驗，模擬電路檢測發現模擬電路潛在問題，用XPS MS做全晶元晶體管級模擬。該方法適用於所有數字設計為主的晶元。關鍵詞： 混合信號驗證；wreal模型；電路模型產生器；XPS；全晶元晶體管級模擬；模擬電路斷言中圖分類號： TN45文獻標識碼： ADOI：10.16157/j.issn.0258-7998.179007中文引用格式： 梁超. 數字為主的混合信號設計的驗證方法學[J].電子技術應用，2017，43(8)：37-39，42.英文引用格式： Liang Chao. Low power and mixed signal verification method for digital centric mixed signal designs[J].Application of Electronic Technique，2017，43(8)：37-39，42.0 引言目前大部分的SoC是混合信號設計，混合信號驗證成為了SoC成功的重要一環。混合信號驗證的挑戰主要包括：產生和驗證行為級模型、晶體管級模擬速度不夠快、缺少混合信號VIP、驗證功耗目標等。本文將分別介紹行為模型產生和數字為主的混合信號驗證方法學[1]。1 KW41設計KW41是一款超低功耗、高集成度的單晶元多協議無線通信MCU, 它集成了2.4 GHz收發器，同時具備BlueTooth Low Energy(BLE) V4.2 和IEEE 802.15.4射頻連接功能，內核採用ARM Coretex M0+，Flash容量高達512 KB，SRAM容量128 KB，具備硬體加密模塊，擁有豐富的外設介面。KW41 主要的應用包括：安保和近距離、醫療、智能家居、遙控無鑰門禁、遠程遙控、信標等。KW41是有NXP蘇州研發中心獨立完成的項目，包括頂層設計、驗證、後端、測試設計。KW41獲得了NXP 2016年度第四季度產品獎， 該獎項在NXP全球每季度只有一個。圖1為KW41的設計圖。KW41為NXP吸引了眾多客戶，創造了巨大的效益。KW41項目使用了先進的混合信號驗證方法，在項目流片之前能夠及時發現設計的問題， 流片前提供了信心，充分保證了KW41能夠一次流片成功。2 用Schematic Model Generator創建行為級模型在傳統驗證流程中，模擬設計是由行為級模型來表徵的，行為級模型包括：傳統數字模型、VerilogAMS模型、wreal模型、Verilog、SV nettype模型等[2-3]。模型的創建者需要有一定的語言基礎，建模工作對模擬設計師提出了挑戰。一直以來，模擬設計師都期待一款圖形化的建模工具，Cadence schematic model generator(簡稱SMG)就是一款這樣的工具。SMG是基於virtuoso界面，通過創建模型電路圖, 一鍵自動生成行為級模型。行為級模型包括Verilog模型、VerilogAMS模型、wreal模型等，模型電路圖需要使用building blocks（簡稱BBT）來構建，類似搭積木的概念。SMG針對的用戶是缺少建模語言的模擬設計師。SMG提供了基本和高級的BBT，幫助用戶構建模型電路圖，模型電路圖在不同設計之間可以復用。SMG生成的模型是完全開放的，可以使用第三方的模擬器模擬。SMG提供了160種BBT, 包括模擬功能、數字功能、算數功能、信號轉換功能等。wreal模型的雙向傳輸門可實現雙向通信功能。wreal模型是最適合數字為主的微控制器的模型，KW41設計中大量使用了wreal模型。建模的第一步就是埠類型的聲明，連接到數字模塊的埠應該聲明成logic類型，連接到模擬模塊的埠應該聲明成wreal類型或者electrical類型，這樣可以避免插入互聯模塊。圖2為SMG的工作流程。多層次建模是建模中一個重要的方面，全部打平的一層建模很難保證模型和電路圖的一致性，電路圖更新以後，模型維護難度增大。圖3是多層設計理念。在模擬設計中需要提出多層次設計的要求，自上而下分別是L2層、L1層和L0層，只有L0層允許有基本的單元，L1、L2都是symbol和symbol的互聯。SMG支持多層次建模。模型需要對電壓進行檢測，成為功率感知建模。比如對於時鐘模塊，當輸入電壓低於0.6 V時，時鐘輸出0；當輸入電壓大於0.6 V且小於0.9 V時，時鐘輸出x；當輸入電壓大於0.9 V且小於1.3 V時，時鐘輸出是一個周期性的時鐘信號。對於輸入電壓的檢測，可以滿足實現低功耗驗證的需要。模型內建自測試需求。對於模擬設計來說，可能對於輸入信號有具體的要求，比如2個輸入信號同時為高是不允許的，內建的自測試可以幫助驗證工程師發現來自數字部分的錯誤設計。3 數字為主的混合信號設計驗證流程微控制器是典型的數字為主的混合信號設計，包括混合信號設計，如ADC、DAC、時鐘、射頻模塊、電源管理模塊等。微控制器的混合信號驗證流程包括基於wreal模型的數字模擬、混合模式的數模混合模擬、全晶元的晶體管級模擬。3.1 混合模式的數模混合模擬基於wreal模型的數字模擬使用Metrix driven驗證方法學，用wreal模型代表模擬設計，目標是發現數字設計的問題。模擬設計的模擬是在單獨的模擬模擬環境中進行，埠加的是靜態的激勵，通過運行各種corner的模擬來發現模擬設計的問題。通常數字和模擬關係十分緊密，有反饋的環路，由於wreal模型的局限性，模型不是100%精準，基於wreal模型的數字模擬和模擬模塊的晶體管級模擬都不能滿足複雜SoC設計的要求。為實現既使用來自數字設計的激勵，又能夠達到晶體管級模擬的精度[4]，就需要混合模式的數模混合模擬[5]KW41項目的混合模式的數模混合模擬是在SoC驗證環境中完成的，是基於命令行方式的模擬。首先要制定詳細的混合模式數模模擬計劃，根據計劃編寫測試向量，對於模擬的結果，使用了自動化檢測的方法，包括模擬斷言、靜態動態模擬檢測等方法。這樣可以在設計的不同階段多次運行所有模擬激勵，自動化得到模擬結果，不是依靠人工檢測波形的方法。以上電序列驗證為例，設計中包括3個關鍵電壓輸入，每個電壓域的上電先後順序和上電快慢都沒有明確的要求。綜合考慮各個電壓的範圍，上電先後快慢因素，3個電壓域的上電關係有幾十種組合情況，所有的模擬斷言會在上電過程中檢測所有模擬模塊的行為，對於錯誤的行為會及時報錯，有效地發現了模擬設計中相關的問題，這些問題在單模擬模塊的晶體管級模擬中無法發現[6]。這是模擬斷言的一個例子，用$cgav可以拿到模擬電路內部截點電壓和電流的值，可以用system verilog assertion來檢測這些電壓電流。Average函數可以算出電流的平均值。模擬assert是Cadence混合模擬中測模擬電路的一個重要特性。在圖4的設計中，來自bandgap的vref連接給一個模擬開關。圖5中pmos的襯底vdd來自adc regulator是關閉的，這違反了v(d,b)<0.3的規則，導致bandgap vref下降。Assertion 代碼： assert_vds assert sub=psvt33 expr="(v(d,s)>0.3)" assert_vdb assert sub=psvt33 expr="(v(d,b)>0.3)" Circuit check也可以用來檢測模擬電路，針對APS, XPS模擬器分別提供了不同的檢測語法。Static check在模擬開始之前進行檢測，dynamic check整個瞬態分析過程中持續檢測，最終結果為XML格式文件，可用瀏覽器查看。目前常用的是high impedance node、高阻截點檢查、leakage path檢查、floating node induced leakage path。3.2 用XPS MS做全晶元晶體管級模擬混合模式晶體管級模擬中，數字設計是由RTL代碼來表徵，由於使用了CPF流程，綜合以後會插入level shifter、isolation等單元，這些在RTL階段是不可見的。為了更精準模擬整個晶元的上電和進出低功耗模式的功能，需要在流片之前進行全晶元晶體管級模擬。使用Cadence XPS MS模擬工具。全晶元晶體管級模擬流程：產生全晶元網表，轉換模擬CDL網表到spice網表格式，產生SRAM verilogA模型，把C代碼轉成hex文件載入進入SRAM模型，加模擬激勵，用XPS模擬，存儲波形，使用circuit check檢測電路。3.3 混合模式模擬發現問題分析圖6是混合模式數模混合模擬中發現的問題。27%的數字控制問題是指由於數字控制錯誤導致的模擬設計的錯誤，例如當LDO和DCDC同時工作時，LDO輸入應該比DCDC更低，由於數字的錯誤控制，出現了相反的情況。23%的模擬內部控制錯誤指的是模擬設計中的問題，如ADC外部參考電壓選擇電路錯誤，導致無法使用外部參考電壓。18%模擬模塊互聯錯誤指的是單個模擬模塊功能正確，但是互聯以後功能不正確，例如LDO輸出的參考電壓連接給IO regulator，當IO regulator打開之後，LDO參考電壓會出現上升，從而導致晶元產生低電複位。4 結論在本項目中，數字驗證工程師基於SMG產生的wreal模型發現了大量數字設計的問題，wreal模型大大提高了模擬效率。混合模式的數模混合模擬發現了模擬模塊互聯、數字和模擬交互等方面的問題，以及多電壓域、漏電等問題，全晶元晶體管級模擬保證晶元可以正常上電。混合信號驗證方法學保證了晶元一次流片成功。參考文獻[1] Liang Chao.Mixed-signal verification methods for multi-power mixed-signal System-on-Chip(SoC) design[C].IEEE 10th Int.Conf.on ASIC，Oct，2013：1102-1104.[2] Wong Waisum，Gao Xiaofang，Wang Yang，et al.Overview of mixed signal methodology for digital full-chip design/verification[C].IEEE Proc.7th Int.Conf.on Solid-State and Integrated Circuits Technology，2004：1421-1424.[3] CHEN J，HENRIE M，MAR M F，et al.Mixed-signal methodology guide[M].Copyrighted Material，2012.[4] Liang Chao，Fang Zhou，CHEN C Z.Method for analog mixed signal design verification and model calibration[C].China Semiconductor Technology International Conference(CSTIC)，2015：1340-1342.[5] KUNDERT K.Principles of top-down mixed-signal design[EB/OL].The Designer′s Guide Community.(2003)[2017].http：//www.designers-guide.org/Design.[6] Liang Chao，Zhong Geng，Huang Song，et al.UVM-AMS based sub-system verification of wireless power receiver SoC[C].IEEE 12th Int.Conf.on Solid-State and Integrated Circuit Technology，2014：1108-1109.